����������� Improving the Verification Flow ���������� ������������������������������������ ����������� ���������� ������������ �����������
�������������������������������������� " #�$��������������%���������&�������������'��������� �����(���������) " #�$����%�������$��������%�������*����������������� ���&���) " #�$������������(���%���(�������'�����%�������� (��������������(��������) " #�$�������(����%������+�����������'���+�%���������) � ! � � ����� ������ �������������������������������������� �������������������������������������
The Design & Verification Gap Logical or Functional 67% Analog Circuit 35% Noise 29% Slow Path 28% 25% Clocking Yield 23% Mixed-Signal Interface 21% IR Drops 20% Race Condition 17% Power 17% Firmware 13% Other flaws 4% 0% 10% 20% 30% 40% 50% 60% 70% 80% Collett Intl. 2003 Survey �����'�&�������������������������������������������,������%�-./�����%���0�������������� 1����2����$� ���������������'���(��%0�������������&%���������������(������0����$�����%��3/�����%����� �������'�&������(������������������������������$���������� ���������������������������������������������������������������������������������� ��!�����!��������"��������#�$�%��&' � ! � � ������ ����� �������������������������������������� �������������������������������������
����������������� ������ ����4����+��������(��������� 4������������ (��������������(�������� • ����������%�������*����������� &%������������������(�������������) • �������'������������������&�����'���) • ������������+���������������������4���������������) �������57��6 4�� ����������� 7'��� 8'�������������� 8'�������������� 4��'��'��������� 54��'������6 58������������������6 5����6 4����+����� 5'�������������������������'��&��$���������������6 � ! � � ������ ����� �������������������������������������� �������������������������������������
"������������������ What is Smart-Lint and how can it help me? #$���������� ���� " ���(������������(���������������$� • ���������������(������������� ������������'���������������� " ���(����&�������������(��������� ����������'��'����������������� : 7��'�������������(��������� : #���������������������9�� • ����������������������������9�������� �'������(������������ " ���(�������������������9���� : ��(����������$��(��� • �������'�������������������������'��������� (���������������$������������������������ � ! ! ! ������ ����� �������������������������������������� �������������������������������������
&'��������������� �����������(������� + ����9�����������������5���6 + �����(����������(����� + #��������$��(��� + ;��9�������� � ! % % ����� ������ �������������������������������������� �������������������������������������
&'������* �+�������,������$�������� �����������������������������9�������� ���������5���6������� assert_missing_sync assert_missing_sync ������������������9������������������ �%�������*������������������� sig1 synchronizer synchronizer clk1 clk2 clk1 clk2 assert_data_stable �����������������������������������5����9���6������$����(������� ������������'������������ assert_data_stable �%�������*�� ������������������� ���������������������������������������������������������������� • ���������9�������9��$�����������������3������������������������������<��������%�������*���� ������������������ ����������������������������������������������������������������� • ��������9�����9����'���������������'����������%�������*���������&�������=��93>��9�>��������9��%����� � ! ) ) ������ ����� �������������������������������������� �������������������������������������
Recommend
More recommend