Data Handling Processor Performance Test Results Tetsuichi - PowerPoint PPT Presentation

Data ¡Handling ¡Processor ¡ 
 Performance ¡Test ¡Results Tetsuichi ¡Kishishita, ¡Bonn ¡University ¡ DEPFET ¡PXD ¡ASIC ¡Design ¡Review, ¡October ¡27-­‑28, ¡2014

Outline • Verification ¡results ¡from ¡prototype ¡blocks ¡(DHPT ¡0.1) ¡ – PLL ¡& ¡high ¡speed ¡serial ¡link ¡driver ¡ – Analog ¡blocks ¡(bias ¡generator, ¡temp. ¡sensor) ¡ • DHPT ¡1.0 ¡performance ¡ – Verification ¡results ¡ – Known ¡issues ¡& ¡mitigation ¡strategies DHP ¡Design ¡Review, ¡Oct. ¡27, ¡2014 2

DHPT ¡0.1 ¡Prototype ¡Chip PLL ¡& ¡GBIT ¡DRIVER DHP ¡Design ¡Review, ¡Oct. ¡27, ¡2014 3

DHPT ¡0.1 ¡-­‑ ¡PLL ¡& ¡Gbit ¡Driver • PLL ¡ 80 ¡MHz ¡reference ¡clock ¡ – 1.6 ¡GHz, ¡800MHz ¡& ¡320 ¡MHz ¡outputs ¡ – • Pseudo ¡random ¡bit ¡sequence ¡generator ¡ – 8 ¡bit ¡LFSR ¡ • CML ¡link ¡driver ¡with ¡programmable ¡pre-­‑emphasis ¡ Two ¡differential ¡pairs ¡with ¡adj. ¡bias ¡currents ¡(tap ¡weights ¡ a , ¡ b ) ¡ – – Programmable ¡delay ¡ dt PLL_CML Test Chip, T. Kishishita 320 ¡MHz CML ¡ TXO_P driver ¡ TXO_N 320 ¡MHz CML ¡driver 50 ¡ Ω 50 ¡ Ω 800 ¡MHz TX1_P PLL 80 ¡MHz TX1_N 1.6 ¡GHz pre 
 LFSR drv. I 0 I 1 del 2 dt a b DHP ¡Design ¡Review, ¡Oct. ¡27, ¡2014 4

Driver ¡Schematic VDD VDD VDD R14 R 1 8 R 1 9 R12 R13 R6 R15 R16 R17 VDD R20 "rnpolywo" "rnpolywo" VSS VDD VDD "rnpolywo" VDD VDD "rnpolywo" sumW=10u sumW=10u "rnpolywo" sumW=10u sumW:2u sumL=12.9u sumL=12.9u sumW=10u sumL=12.9u sumL=12.9u m:1 m:1 sumL=12.9u m:1 res=199.723 res=199.723 m:1 m:1 DON res=199.723 VDD DOP res=199.723 res=1.02364K VDD DON DOP "rnpolywo" sumW:2u sumL=12.9u DON m:1 res=1.02364K DOP main ¡stage pre-­‑emphasis ¡stage INP DON M6 M11 M4 M10 M5 DOP DOP M7 DON M13 M12 "nmos_rf_lvt" "nmos_rf_lvt" "nmos_rf_lvt" INND totalW=45.0u INN totalW=45.0u INPD totalW=45.0u INP INP INP VSS INPD VSS VSS VSS wr=1.5u VSS wr=1.5u wr=1.5u lr:60n lr:60n lr:60n CM_D net019 net019 nr=30 nr=30 nr=30 m:1 m:1 "nmos_rf_lvt" m:1 CM_D totalW=45.0u wr=1.5u lr:60n INN INND nr=30 m:1 ibias IBIAS_DRIVER ibiasd IBIASD_DRIVER CM_D IBIAS_DRIVER IBIASD_DRIVER M2 M8 M9 M2 M8 M3 1 ¡: ¡2 1 ¡: ¡20 "nch_lvt_mac" "nch_lvt_mac" "nch_lvt_mac" "nch_lvt_mac" IBIAS_DRIVER w=5u w=5u w=5u IBIASD_DRIVER w=5u l:60n l:60n l:60n l:60n fingers=30 fingers=60 fingers=60 fingers=3 simM:1 simM:1 simM:1 VSS simM:1 totalM=30 totalM=60 totalM=60 totalM=3 VSS DHP ¡Design ¡Review, ¡Oct. ¡27, ¡2014 5

DHPT ¡0.1 ¡– ¡Test ¡setup Signal Integrity Analysis Flex cable, TWP cable, 38cm 10 (20) m DHPT 0.1 DHP ¡Design ¡Review, ¡Oct. ¡27, ¡2014 6

Differential ¡Output ¡Amplitude • Linear ¡function ¡of ¡bias ¡current ¡ Output amplitude vs. output stage bias current (IBIAS_DRIVER) ¡ 1000 • IBIAS_DRIVER ¡ ≈ I_DVDD ¡ 800 • Pre-­‑emphasis ¡off ¡ 
 (IBIASD_Driver ¡= ¡0) ¡ Vout (mV) 600 • Effective ¡output ¡resistance: ¡49.1 ¡ 400 Ohm ¡ slope = 49,1 Ohm • DC ¡output ¡resistance: ¡55 ¡Ohm ¡ 200 • ➔ ~3.5 ¡Ohm ¡Series ¡resistance ¡(chip ¡ 0 wiring, ¡bond ¡wire, ¡PCB ¡trace) ¡ 0 5 10 15 20 I_DVDD (mA) (IBIAS_DRIVER) ➔ Output ¡resistance ¡Ok DHP ¡Design ¡Review, ¡Oct. ¡27, ¡2014 7

Main ¡Output ¡Current ¡Mirror • IBIAS_DRIVER ¡current ¡mirror ¡ Output stage bias current vs. external I_bias current 20 • Design ¡value ¡ 
 IBIAS_DRIVER/Ibias ¡= ¡20 ¡ (IBIAS_DRIVER) 15 I_DVDD (mA) • Non-­‑linear ¡for ¡Ibias ¡> ¡0.7mA ¡ 
 ➔ M2 ¡not ¡saturated? ¡ 10 • Drive ¡current ¡limited ¡to ¡20 ¡mA ¡ 
 5 mirror ¡ratio: ¡1:20 � Vout max ¡= ¡957 ¡mV ¡ 0 0,0 0,5 1,0 1,5 2,0 2,5 Ibias (mA) I_bias Current Mirror Input Characteristics ➔ Limited ¡by ¡current ¡sink ¡(M2) ¡or ¡ 
 2,5 switches ¡M0/M1 ¡(too ¡high ¡on ¡resistance)? 2,0 Ibias (mA) 1,5 1,0 0,5 500 600 700 800 900 1000 1100 1200 1300 DHP ¡Design ¡Review, ¡Oct. ¡27, ¡2014 8 V_Ibias (mV)

Boost ¡Output ¡Current ¡Mirror Output stage boost current vs. external I_bias current • IBIASD_DRIVER ¡current ¡mirror ¡ 6 • Design ¡value ¡ 
 5 (IBIASD_DRIVER) IBIASD_DRIVER/Ibiasd ¡= ¡2 ¡ 4 I_VDD (mA) • Fair ¡linearity ¡ 3 • Drive ¡current ¡limited ¡to ¡6.12 ¡mA ¡ 
 2 mirror ¡ratio: ¡1:2 � ¡Vboost max ¡~300mV ¡ 1 0 0,0 0,5 1,0 1,5 2,0 2,5 3,0 3,5 4,0 Ibias_b (mA) Boost amplitude vs output current ➔ Make ¡boost ¡current ¡sink ¡M8 ¡stronger 300 250 200 Vout (mV) 150 100 50 0 0,0 0,5 1,0 1,5 2,0 2,5 3,0 3,5 4,0 4,5 5,0 5,5 6,0 6,5 I_VDD (mA) DHP ¡Design ¡Review, ¡Oct. ¡27, ¡2014 9

Delay ¡Settings � � [waveform] dt Pulse ¡Width ¡ dt b Setting ¡ a -b SW[1:0] [ps] a 11 130 � 01 300 10 470 00 615 ➔ ~170 ¡ps ¡per ¡delay ¡buffer 700 Boost ¡Pulse ¡Width ¡[ps] 525 350 175 0 11 01 10 00 Delay ¡SePng 800 ¡MHz ¡clock, ¡different ¡delay ¡settings DHP ¡Design ¡Review, ¡Oct. ¡27, ¡2014 10

Signal ¡Integrity ¡Characterization • 1.6 ¡Gbps ¡LFSR-­‑8 ¡ • 30 ¡cm ¡kapton ¡cable ¡ + ¡ 10m ¡AWG26 ¡ twisted ¡pair ¡cable jitter: 25ps (1 σ ) 200 mV DHP ¡Design ¡Review, ¡Oct. ¡27, ¡2014 11

Signal ¡Integrity ¡Characterization • 1.6 ¡Gbps ¡LFSR-­‑8 ¡ • 30 ¡cm ¡kapton ¡cable ¡ + ¡ 20m ¡AWG26 ¡ twisted ¡pair ¡cable jitter: 42ps (1 σ ) 100 mV DHP ¡Design ¡Review, ¡Oct. ¡27, ¡2014 12

DHPT ¡0.1 ¡X-­‑ray ¡Irradiation • TSMC ¡65nm ¡TID ¡tolerance: ¡ – V THR ¡shift ¡(wide ¡pMOS ¡and ¡nMOS ¡only) ¡ – PLL ¡+ ¡Gbit ¡link ¡performance ¡(with ¡15 ¡m ¡cable) ¡ ¡ • Up ¡to ¡100 ¡Mrad ¡(60keV ¡X-­‑ray ¡tube, ¡Karlsruhe) ¡ Belle ¡II: ¡10 ¡Mrad ¡for ¡5 ¡yr ¡operation Dose ¡rates: ¡~300 ¡kRad/h ¡(initial) ¡ � ~2Mrad/h ¡(end) ¡ • • Annealing ¡after ¡each ¡step: ¡80°C ¡for ¡100 ¡min No ¡TID ¡induced ¡degradation ¡observed ¡up ¡to ¡100 ¡Mrad 140 mV 140 mV Jitter ¡~51 ¡ps Jitter ¡~54 ¡ps Dose = 100 MRad Dose = 0 MRad DHP ¡Design ¡Review, ¡Oct. ¡27, ¡2014 13

PLL ¡output Ref. Frequency Reference frequency of 320MHz output node as a function of TID and supply voltage in MHz Supply voltage in V default ¡IO ¡voltage TID in MRad PLL ¡works ¡even ¡after ¡100 ¡Mrad, ¡slow ¡outputs ¡mainly ¡come ¡from ¡CMOS ¡driver ¡(thick ¡gate ¡oxide). DHP ¡Design ¡Review, ¡Oct. ¡27, ¡2014 14

Summary ¡DHPT ¡0.1 ¡– ¡CML ¡Driver ¡Characterization • Delay ¡settings ¡Ok ¡ ¡ – minimum ¡delay ¡setting ¡(SW[1:0]=11 ¡ � ¡130 ¡ps) ¡shows ¡best ¡eye ¡diagram ¡for ¡long ¡cables ¡ – Possible ¡optimization: ¡make ¡delay ¡steps ¡a ¡bit ¡smaller ¡(170 ¡ps ¡ � 120 ¡ps, ¡7 ¡ � 5 ¡inverter ¡ per ¡delay) ¡ • Bias ¡current ¡settings ¡can ¡be ¡optimized ¡ – Recommended ¡adjustments: ¡ • Increase ¡main ¡current ¡(+ ¡5-­‑10mA) ¡ � higher ¡signal ¡amplitude ¡ • Increase ¡boost ¡current ¡(+ ¡4mA) ¡ � higher ¡pre-­‑emphasis ¡level, ¡better ¡damping ¡compensation ¡ – Current ¡configuration ¡ • Current ¡sinks: ¡M2 ¡(main ¡bias) ¡same ¡size ¡as ¡M8 ¡(boost ¡bias), ¡but ¡M2 ¡sinks ¡ 
 20 ¡mA ¡and ¡M8 ¡6 ¡mA. ¡ • Ratio ¡of ¡main ¡and ¡boost ¡switches ¡is ¡3:1 ¡(Ok) ¡ • Good ¡signal ¡integrity ¡driving ¡38cm ¡kapton ¡+ ¡20m ¡TWP ¡cable ¡@ ¡1.6Gbps ¡ • No ¡sensitivity ¡for ¡TID ¡of ¡100 ¡Mrad DHP ¡Design ¡Review, ¡Oct. ¡27, ¡2014 15

DHPT ¡0.2 LVDS ¡RX ¡/ ¡TX DHP ¡Design ¡Review, ¡Oct. ¡27, ¡2014 16